〔　Contents　〕 摘要　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　III Abstract　　　　　　　　　　　　　　　　　　　　　　　　　　　　　IV Acknowledgements　　　　　　　　　　　　　　　　　　　　　　　　　V Contents　　　　　　　　　　　　　　　　　　　　　　　　　　　　　VI Table Index　　　　　　　　　　　　　　　　　　　　　　　　　　　VIII Figure Index　　　　　　　　　　　　　　　　　　　　　　　　　　　IX Chapter 1　Introduction　　　　　　　　　　　　　　　　　　　　　　1 1.1 Motivation　　　　　　　　　　　　　　　　　　　　　　　　　　1 1.2 Contributions of This Thesis　　　　　　　　　　　　　　　　　　　4 1.3 Thesis Organization　　　　　　　　　　　　　　　　　　　　　　4 Chapter 2　Related Works　　　　　　　　　　　　　　　　　　　　　5 2.1 Algorithm of in-loop Adaptive De-blocking Filter　　　　　　　　　　　5 2.1.1 Overview　　　　　　　　　　　　　　　　　　　　　　　　　　5 2.1.2 Slice Level Adaptive　　　　　　　　　　　　　　　　　　　　　7 2.1.3 Edge Level Adaptive　　　　　　　　　　　　　　　　　　　　　7 2.1.4 Sample Level Adaptive　　　　　　　　　　　　　　　　　　　　8 2.1.5 Four Types of Filters　　　　　　　　　　　　　　　　　　　　　9 2.2 Previous Works　　　　　　　　　　　　　　　　　　　　　　　　12 Chapter 3　Proposed Architecture　　　　　　　　　　　　　　　　　13 3.1 Processing Order　　　　　　　　　　　　　　　　　　　　　　　13 3.2 Five-stage Pipelined Architecture　　　　　　　　　　　　　　　　　15 3.3 Adjacent Blocks　　　　　　　　　　　　　　　　　　　　　　　　17 Chapter 4 　Implementation　　　　　　　　　　　　　　　　　　　　19 4.1 Software　　　　　　　　　　　　　　　　　　　　　　　　　　　19 4.1.1 Overview　　　　　　　　　　　　　　　　　　　　　　　　　　19 4.1.2 De-blocking Filter　　　　　　　　　　　　　　　　　　　　　　20 4.1.3 External Memory Controller　　　　　　　　　　　　　　　　　　21 4.2 Hardware　　　　　　　　　　　　　　　　　　　　　　　　　　　25 4.2.1 Overview　　　　　　　　　　　　　　　　　　　　　　　　　　25 4.2.2 The Pipeline Scheduling and the Finite State Machine　　　　　　　　　27 4.2.3 Edge Processing Unit　　　　　　　　　　　　　　　　　　　　　　36 4.2.4 Transposing Unit　　　　　　　　　　　　　　　　　　　　　　　37 4.2.5 The Input Data Format　　　　　　　　　　　　　　　　　　　　　38 4.2.6 The Output Data Format　　　　　　　　　　　　　　　　　　　　43 Chapter 5　Verification　　　　　　　　　　　　　　　　　　　　　　　45 5.1 Overview　　　　　　　　　　　　　　　　　　　　　　　　　　　45 5.2 Software　　　　　　　　　　　　　　　　　　　　　　　　　　　46 5.3 Hardware　　　　　　　　　　　　　　　　　　　　　　　　　　　48 5.3.1 Environment　　　　　　　　　　　　　　　　　　　　　　　　　48 5.3.2 Verification Scheme　　　　　　　　　　　　　　　　　　　　　　48 5.3.3 Verification Result　　　　　　　　　　　　　　　　　　　　　　50 Chapter 6　Results and Analysis　　　　　　　　　　　　　　　　　　　51 6.1 Experimental Results　　　　　　　　　　　　　　　　　　　　　　51 6.2 Analysis　　　　　　　　　　　　　　　　　　　　　　　　　　　51 6.2.1 Comparison of Hardware Performance　　　　　　　　　　　　　　51 6.2.2 Comparison of Local Memory Usage　　　　　　　　　　　　　　　52 6.2.3 Comparison between proposed I and proposed II implementations　　　53 Chapter 7　Conclusion　　　　　　　　　　　　　　　　　　　　　　　54 References　　　　　　　　　　　　　　　　　　　　　　　　　　　　55 Vita　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　58 －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ 〔　Table Index　〕 Table 1-1 The most time-consumed components in H.264/AVC BP decoder.　　　3 Table 4-1 Statistics of SDRAM read/write times using the Open-Page-Policy.　　22 Table 4-2 Statistics of SDRAM read/write times using the Close-Page-Policy.　　22 Table 4-3 External Memory Addressing Ability.　　　　　　　　　　　　　　23 Table 4-4 System bus usage in the MHAS.　　　　　　　　　　　　　　　　24 Table 5-1 Verification results.　　　　　　　　　　　　　　　　　　　　　50 Table 6-1 Comparisons with various designs operated @ 33MHz PCI bus.　　　51 －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ 〔　Figure Index　〕 Figure 1-1　Revolution of digital video standards proposed by ITU-T and ISO/IEC.　1 Figure 1-2　Overview of the H.264/AVC encoder.　　　　　　　　　　　　　　2 Figure 1-3　Overview of the H.264/AVC decoder.　　　　　　　　　　　　　　2 Figure 2-1　Overview of the H.264/AVC in-loop de-blocking filter.　　　　　　　6 Figure 2-2　The four vertical and four horizontal edges in a MB.　　　　　　　　6 Figure 2-3　Generation flow for the five BS values.　　　　　　　　　　　　　8 Figure 2-4　One line of pixels, p3~q3, with an actual edge between p0 and q0.　　　9 Figure 2-5　The filters decision flow.　　　　　　　　　　　　　　　　　　10 Figure 3-1　The standard processing order.　　　　　　　　　　　　　　　　13 Figure 3-2　The rules of the filtering order defined by H.264/AVC.　　　　　　14 Figure 3-3　Proposed processing order.　　　　　　　　　　　　　　　　　15 Figure 3-4　Proposed five-stage pipelined architecture.　　　　　　　　　　　16 Figure 3-5　The left and the upper adjacent blocks.　　　　　　　　　　　　18 Figure 4-1　Overview of the MHAS.　　　　　　　　　　　　　　　　　　20 Figure 4-2　The interface and architecture of the de-blocking filter in the MHAS.　20 Figure 4-3　Overview of 4 parallel processing pipelines for the luminance blocks.　26 Figure 4-4　Overview of 2 parallel processing pipelines for the chrominance blocks.26 Figure 4-5　The luminance data processing schedule.　　　　　　　　　　　　27 Figure 4-6　The chrominance data processing schedule.　　　　　　　　　　　32 Figure 4-7　The vertical edge processing unit.　　　　　　　　　　　　　　　36 Figure 4-8　The horizontal edge processing unit.　　　　　　　　　　　　　　37 Figure 4-9　Abstract of the transposition.　　　　　　　　　　　　　　　　38 Figure 4-10　The block sequence defined by integer transformation.　　　　　　38 Figure 4-11　The block sequence used in the proposed hardware accelerator.　　　39 Figure 4-12　The address swapping of reconstructed data buffer.　　　　　　　39 Figure 4-13　The original input sequence of the reconstructed data.　　　　　　40 Figure 4-14　Data content of the 6 SP 16x32 RecBufs after address swapping.　　41 Figure 4-15　The data content of 2 SP 16x32 TPBufs.　　　　　　　　　　　42 Figure 4-16　The 32 BS values.　　　　　　　　　　　　　　　　　　　　43 Figure 4-17　Overview of the output data schedule.　　　　　　　　　　　　43 Figure 4-18　Details of the output data schedule.　　　　　　　　　　　　　44 Figure 5-1　The progressive HW/SW co-design flow.　　　　　　　　　　　　46 Figure 5-2　The interface of the MHAS.　　　　　　　　　　　　　　　　　47 Figure 5-3　Performance of MHAS v.s. JM 7.3 in football_cif 90 frames(1I,89P).47 Figure 5-4　The development and verification board we used.　　　　　　　　48 Figure 5-5　HW/SW co-verification scheme.　　　　　　　　　　　　　　　49 Figure 5-6　Software aided system verification scheme.　　　　　　　　　　　49 －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－