隨著硬體整合密度增加，晶片將擁有越來越多的功能。然而系統單晶片內部核心與模組數量之迅速增長將使得以系統單晶片為基礎之設計方法面臨許多嶄新挑戰。為了有效測試系統單晶片，測試機台必須要有極高之頻率、高精準度以及大量記憶體配置。此外由於系統單晶片複雜度之增長，過長之測試時間亦為一極待解決之問題。這將會造成測試成本的提升，因此，如何針對系統單晶片降低其測試成本將是個非常重要之課題。
　　在此篇論文裡，我們致力於1)發展一單晶片系統測試平台以減少測試機台之需要 2)提出數種分析方法使單晶片系統測試平台可獲取最好之效能。我們提出一可由軟體或硬體主導測試流程之測試平台。軟體主導之測試模式擁有高度的彈性及簡單的控制機制，而硬體主導之測試模式則有較少測試時間之優點。除此之外，我們提出一分析技術以決定測試存取機制最適合之寬度，使一單晶片測試平台可獲取較好之效能。我們亦對於所發展之單晶片平台之測試效率進行分析以決定移位緩衝器及測試存取匯流排之數量，進而達到最少之整體測試時間。更且，我們發現內部掃描鏈及主要輸出輸入埠之掃描鏈深度不平均將會影響到測試週期數及測試效能。針對此議題，我們亦提出一有效之解決辦法。根據實驗結果顯示，將我們所提出之數種分析方法應用於所發展之測試平台後，與前人所提出之測試架構相比，測試週期數將可大幅降低且可達到較高之測試效率。

　Due　to　the　design　trend　of　SOC　(system-on-a　chip),　more　and　more　functionalities　will　be　provided　in　a　single　chip.　However,　this　design　methodology　also　introduces　many　new　challenges.　In　order　to　test　an　SOC,　ATEs　with　high　frequency,　great　accuracy　and　large　memory　are　necessary.　Moreover,　with　the　increase　of　SOC　complexity,　the　possibly　long　test　time　will　also　be　an　important　issue.　They　will　result　in　high　test　cost.　Hence,　how　to　reduce　the　test　cost　for　SOC　becomes　an　important　problem.
　To　address　this　problem,　in　this　thesis,　we　focus　on　1)　SOC　test　platforms　to　reduce　the　need　of　ATE　and　2)　methods　to　obtain　the　best　performance　of　the　SOC　test　platform　to　reduce　test　time.　We　propose　an　SOC　test　platform　supporting　two　different　test　modes,　namely　software-oriented　and　hardware-oriented　test　procedures.　The　software-oriented　test　mode　has　much　flexibility　and　a　simpler　control　mechanism　while　the　hardware-oriented　test　mode　requires　much　less　test　time.　To　obtain　the　best　test　performance,　we　develop　an　analytic　technique　to　determine　the　most　appropriate　width　of　the　test　access　mechanism　(TAM)　in　an　SOC　test　platform.　We　also　analyze　the　test　efficiency　of　an　SOC　platform　to　determine　the　optimum　organization　of　the　required　shift　buffers　and　the　TAM　bus　that　leads　to　minimum　test　time.　Moreover,　the　issue　of　the　unbalanced　depth　of　internal　and　PI/PO　scan　chains　that　also　has　effects　on　test　time　is　addressed　to　further　improve　the　test　efficiency.　Experimental　results　show　that　by　the　proposed　test　platform　and　the　developed　techniques,　very　short　test　time　and　high　test　efficiency　can　be　obtained.

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