在現今的系統單晶片時代中，可整合入單晶片的設計複雜度與工程師實際實現的產能相較之下，逐漸且持續地形成一個巨大的差距，這個差距在日漸競爭的市場壓力之下，對於工程師而言，無疑是個巨大的挑戰。為了克服這個日漸成長的差距，針對低功率系統的設計，我們提出了一個在系統階層作用的功率評估器，此評估器可幫助系統設計者在設計初期較容易地嘗試各種可能的設計方式，以便設計者構想一個較佳的系統藍圖，進而避免冗長且不必要的重複設計。在這篇論文當中，我們稱此評估器為TPE　(trace-driven　power　estimator)　(以模擬追蹤導向為基礎的功率評估器)，其包含三個主要的步驟，藉著分割的三個步驟，此評估器可幫助設計者快速模擬所有可能的系統行為。這三個步驟包含一次針對系統功能的模擬，對於系統組態的設定以及考慮了通訊架構之後，針對系統行為的非功能性模擬，其中系統功能的模擬所產生的模擬追蹤將作為後續步驟的輸入，而針對系統行為的非功能性模擬將可根據不同的通訊架構對於系統效能及功率損耗給予評估。由模擬的結果，我們了解到不同的通訊架構對於系統整體行為的確扮演著重要的角色，而快速地探討龐大的各種可能設計方式對於系統設計者而言無疑是個重要的設計發展過程。

In modern System-On-a-Chip (SoC) generation, the gap between design complexity and designer productivity continues to widen annually and thus puts system designers under the pressure of time-to-market. To increase the productivity, we propose a system-level estimation approach that can be used to facilitate design space exploration at the early design stage. This estimator can help system designers to conceive their design of the target system without time-consuming design iterations. The power estimator thus designed is referred to as Trace-driven Power Estimator (TPE). TPE is based on a three-stage manner to quickly simulate behaviors of the system under evaluation. The three stages are 1) construction of execution trace, 2) mapping to system configuration and 3) power and performance analysis. From the study cases, we can find the power consumption of various communication architectures within several minutes.

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