影像分割為數位影像處理中相當重要之功能，而邊緣偵測為影像分割其中之一方法。本論文提出一硬體邊緣偵測架構，利用CMOS影像感測器高度整合性之優點，實作一包含影像感測器及硬體邊緣偵測電路之影像感測晶片。此架構將邊緣偵測電路獨立於影像感測器陣列，採平行處理運算，此架構具有的優點為高動態範圍輸入、高填充率、高速，且適用於大尺寸之應用。邊緣偵測電路中採用之交換式電容電路將有助於提高運算之解析度。
　　本設計採用國家晶片中心(CIC)提供之TSMC 0.35 2P4M 3.3V製程，實際下線像素陣列50x50之影像感測晶片，以驗證其邊緣偵測功能。晶片架構包含像素陣列、相關性二次取樣電路及邊緣偵測電路。晶片面積為2.36mm　x　1.358mm，像素尺寸為10mm　x　10mm。本晶片輸出速度可符合HDTV 1080P規格，以50x50畫面輸出，每秒666頁，所消耗之功率為26.4mW。

　　Image　decomposition　is　one　of　the important　functions　of　digital　image 　processing,　and　edge-detection　is　an　issue of　image　decomposition.　In　this　thesis,　a new　hardware’s　structure　of　edge-detection function　has　been　presented.　With　highly integrated　image　system,　the　implemented　of the　imager　integrate　the　pixel　array　with edge-detect　hardware.　The　edge-detection circuits　with　column-parallel　output　are　not　contained　in　the pixel　array,　and　that with　the　advantages　of　high　dynamic　range input,　high　fill　factor,　and　high　speed output.　By　implementing　the　edge-detection circuits　with　switched-capacitor　amplifiers are　beneficial　for　the　resolution　of　the system.
　　The　50x50　pixel　array　imager　that fabricated　by　TSMC　0.35　2P4M　3.3V　process is　proposed　to　verify　the　edge-detection function.　The　system　contains　pixel　array, correlated　double　sampling　array,　and　edge-detection　hardware.　The　area　of　each　pixel is　10mm　x　10mm ,　and　whole　chip　occupies　2.36mm　x　1.358mm.　The　speed　specification of　the　chip　reaches　HDTV　1080P,　and　power consumer　is　26.4mW　when　the　output　of 50x50　resolution　with　666　frames　per　second.

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