近來隨著薄膜電晶體(Thin Film Transistor,TFT)高速、省電和小體積的需求，元件的閘極電容變小、通道縮短這樣精密化的結果也連帶出不良的影響，其中之一就是元件對於靜電放電(Electrostatic Discharge, ESD)的抵抗力降低，易受到ESD的影響，而Array廠於新產品投入時一方面尋求提高品質的同時，又要顧及降低成本，往往都會因為在追求高玻璃利用率、高切片數，以及成本極低化之下 而忽略了靜電放電所帶來的干擾及破壞問題，在這一進一退之下，靜電放電對於薄膜電晶體的傷害於現在已經是一個不容小覷的麻煩。
本研究是針對乾式蝕刻機製程中Gate/Data Line靜電放電問題的改善,利用實驗設計法，找出其相關因子，並利用統計軟體，了解各顯著因子的影響後並藉由製程參數的最佳化達到改善靜電放電的目標。從執行改善後的結果研判，確認實驗設計法找出之主要因子，能夠有效的改善乾式蝕刻機的靜電破壞問題。

In the thesis, the design of experiment (DOE) is used to improve the electrostatic discharge phenomenon (ESD) in a thin film transistor production company. From the study, the optimal parameters setting for producing the TFT production are expected to be obtained. The research results indicate that the optimal parameters acquired in the work could effectively improve the yield.

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