簡易檢索 / 詳目顯示

回結果列表
研究生： 莊峻豪
Chuang, Chun-Hao
論文名稱： 應用反應曲面法配合基因演算法進行單鑲嵌銅導線之應力誘發空洞現象最佳化設計
Optimal Design of Stress-induced Voiding Phenomena in Single Damascene Copper Interconnect Through Response Surface Method with Genetic Algorithm
指導教授： 陳榮盛
Chen, Rong-Sheng
學位類別： 碩士
Master
系所名稱： 工學院 - 工程科學系
Department of Engineering Science
論文出版年： 2011
畢業學年度： 99
語文別： 中文
論文頁數： 141
中文關鍵詞： 應力誘發空洞 、單鑲嵌銅導線 、反應曲面法 、基因演算法
外文關鍵詞： Stress-induced Voiding, Single Damascene Copper Interconnect, Response Surface Method, Genetic Algorithm.
相關次數： 點閱：120  下載：0 
分享至:
查詢本校圖書館目錄 查詢臺灣博碩士論文知識加值系統 勘誤回報

    • 於1984年，發現了一種稱為應力誘發空洞現象的破壞形式，該現象強烈的影響導線之穩定性。應力誘發空洞現象之緣由為元件於製程溫度降至室溫時，各元件熱應變不一致所造成。應力誘發空洞之評估準則為靜水壓力，其使銅線產生空洞，甚至發生斷路，因而對銅線穩定性造成嚴重影響。
    本文因考量單鑲嵌銅導線之實驗需耗費大量時間與金錢，故使用有限元素分析軟體ANSYS進行模擬。於本單鑲嵌銅導線分析，使用五種低介電薄膜搭配三種擴散阻障層材料進行交錯比對。並給予溫度負載從無應力狀態350℃降至室溫25℃。在此模擬設定下，發現擴散阻障層用Ti搭配低介電薄膜用SiLK可得勝過其餘材料搭配之結果，獲得最小靜水壓力。並以此材料組合進行各種最佳化實驗配置，如反應曲面法及基因演算法。最後，可得最佳因子水準搭配，使靜水壓力比原始水準降低20%。

    A special failure mode called Stress-induced Voiding (SIV) was first reported in 1984. It is generated by thermal strain mismatches during cooling from processing temperature to room temperature. The propensity of SIV in copper interconnects can be affected by the hydrostatic stress, which is related to the driving force for void nucleation. The SIV phenomenon have a strongly impact on reliability of copper interconnects.
    In this study, considering the experiments need lots of time and money, we use finite element analysis software ANSYS to simulate the single damascene copper interconnects. The single damascene copper interconnects structure incorporating five different dielectric materials and three different diffusion barrier materials. Calculations were performed from stress-free temperature 350℃ to room temperature 25℃. For this purpose, we found that diffusion barrier use Ti and Low-k dielectric use SiLK could get the smallest hydrostatic stress. Finally, by an optimal design of Response Surface Method (RSM) with Genetic Algorithm (GA), the maximum hydrostatic stress decrease 20% than original design.

    中文摘要 I Abstract II 誌謝 III 目錄 IV 表目錄 X 圖目錄 XIII 符號表 XVIII 第一章 緒論 1 1-1 前言 1 1-2 研究動機與目的 1 1-3 文獻回顧 2 1-4 研究方法 3 1-5 章節提要 4 第二章 理論基礎 5 2-1 單鑲嵌銅導線技術 5 2-1-1 單鑲嵌銅導線之結構 5 2-1-2 低介電薄膜 6 2-1-3 擴散阻障層 6 2-1-4 蝕刻終止層 7 2-2 應力誘發空洞原理 7 2-3 電性物性之影響 8 2-3-1 電遷移 8 2-3-2 串音 8 2-3-3 阻容遲滯 8 2-3-4 閘極延遲 9 2-4 製程技術 9 2-4-1 電鍍 9 2-4-2 化學機械研磨 10 2-4-3 蝕刻 10 2-4-4 化學氣相沉積法 10 2-4-5 旋轉塗佈法 11 2-4-6 熱氧化法 11 2-5 單鑲嵌銅導線之製程 11 2-6 實驗設計法 12 2-6-1 單一因子設計法 12 2-6-2 部份因子設計法 12 2-6-3 反應曲面法 13 2-6-4 基因演算法 15 第三章 有限元素分析模型之建立與評估 25 3-1 單鑲嵌銅導線有限元素分析模型之探討 25 3-2 單鑲嵌銅導線之模型選定及建立 25 3-2-1 單鑲嵌銅導線幾何描述與建立 26 3-2-2 材料性質與其相關分析條件 27 3-2-3 溫度負載與其相關分析條件 27 3-2-4 邊界條件之比對 28 3-3 其它模型之驗證 30 3-3-1 其他驗證模型之幾何描述與建立 30 3-3-2 其他驗證模型之材料與負載 30 3-3-3 其他驗證模型邊界條件之比對 30 3-4 分析模型之修正與評估 35 3-5 多種材料組成交錯分析 35 3-5-1 組成材料之選用 35 3-5-2 組成材料交錯分析之評估 37 3-5-3 最佳材料組合 38 第四章 因子之實驗設計分析 57 4-1 單一因子設計 57 4-1-1材料性質之因子水準 57 4-1-2幾何尺寸之因子水準 58 4-2單一因子設計之分析結果探討 58 4-2-1基板特性之影響 58 4-2-2銅線特性之影響 59 4-2-3蝕刻終止層特性之影響 60 4-2-4擴散阻障層特性之影響 60 4-2-5低介電薄膜特性之影響 61 4-3 材料性質與幾何尺寸之整合分析 61 4-3-1 楊氏係數之整合分析 62 4-3-2 熱膨脹係數之整合分析 62 4-3-3 幾何尺寸之整合分析 64 4-4 多因子最佳組合設計結果討論 64 4-4-1 材料性質之最佳水準組合 65 4-4-2 幾何尺寸之最佳水準組合 65 4-4-3 混和因子之最佳水準組合 65 4-5結果與討論 65 第五章 反應曲面法進行最佳化分析 81 5-1 部份因子設計法 81 5-1-1 部份因子設計法之因子篩選與水準設置 81 5-1-2 部份因子設計法之實驗配置 81 5-1-3 部份因子設計法之變異分析 82 5-2 雙反應曲面法 - 材料性質反應曲面 83 5-2-1 材料反應曲面分析組合表之建構 83 5-2-2 材料迴歸模型之檢定 83 5-2-3 材料迴歸模型之修正 85 5-2-4 材料迴歸模型之診斷 86 5-2-5 材料迴歸模型之殘差分析 87 5-3 雙反應曲面法 - 幾何尺寸反應曲面 89 5-3-1 幾何反應曲面分析組合表之建構 89 5-3-2 幾何迴歸模型之檢定 89 5-3-3 幾何迴歸模型之修正 89 5-3-4 幾何迴歸模型之診斷 90 5-3-5 幾何迴歸模型之殘差分析 90 5-4 雙反應曲面法配合基因演算法進行最佳化設計 91 5-4-1材料性質反應曲面配合基因演算法進行最佳化設計 91 5-4-2 幾何尺寸反應曲面配合基因演算法進行最佳化設計 92 5-4-3合併材料與幾何雙反應曲面最佳化參數進行求解 93 5-5 混合反應曲面 93 5-5-1 混合反應曲面分析組合表之建構 94 5-5-2 混合迴歸模型之檢定 94 5-5-3 混合迴歸模型之修正 94 5-5-4 混合迴歸模型之診斷 95 5-5-5 混合迴歸模型之殘差分析 96 5-5-6 混合反應曲面配合基因演算法進行最佳化設計 96 5-6 雙反應曲面法與混合反應曲面法之比較 98 5-7 雙反應曲面與混合反應曲面之差異分析 98 5-7-1 材料反應曲面與混合反應曲面差異分析 99 5-7-2幾何反應曲面與混合反應曲面差異分析 99 5-8 結果與結論 100 第六章 結論與未來研究方向 130 6-1 結論 130 6-2未來研究方向 132 參考文獻 134 自述 141

    [1] Ho P.S, Yeo I.S, Liao C.N, Anderson S.G.H, Kawasaki H
    Conf. on Solid-State and Integrated Circuit
    4th Int. Technology (Beijing, China), pp 408-412, 1995.

    [2] Jeffrey P. Gambino. Tom C. LF Chen. Timothy D.
    “Reliability of Copper Interconnects: Stress-Induced Voids”
    ECS T. pp. 205-211, 2009

    [3] C. M. Tan, A. Roy, A. V. Vairagar, Krishnamoorthy A. , Mhaisalkar S. G.
    “Current crowding effect on copper dual damascene via bottom failure for ULSI applications”
    IEEE Trans., Device Mater, Reliab, Issue 5, pp.198-205, 2005

    [4] L. T. Shi, K. N. Tu.
    “Finite-element modeling of stress distribution and migration in interconnecting studs of a three-dimensional multilevel device structure.”
    Appl Phys Lett, 65, pp.1516-8, 1994

    [5] C.K. Hu, L. Gignac, E. Liniger, and R. Rosenberg,
    “Electromigration in On-Chip Single/Dual Damascene Cu Interconnections”,
    J. Electrochem. Soc., 149, pp.408-415, 2004

    [6] C.S. Hau-Rieged, C.V. Thompson
    “Electromigration in Cu Interconnects with Very Different Grain Structures,”
    Appl. Phys. Lett., 78, pp.3451-3453. 2001

    [7] H. Ono, T. Nakano, T. Ohta,
    Appl. Phys. Lett., Vol 64, pp. 1511, 1994.

    [8] E. Kolawa, J. S. Chen, J. S. Reid, P. J. Pokela, M. A. Nicolet,
    J. Appl. Phys., Vol 70, pp.1369, 1991.

    [9] Y. L. Shen.
    “Thermo-mechanical stresses in copper interconnects - A modeling analysis.”
    Microelectron Eng ;83: pp.446-59., 2006.

    [10] Copyright © 2004 www.SiliconFarEast.com.
    http://www.siliconfareast.com/sio2si3n4.htm

    [11] Jiann-Shing Jeng
    “Thermal Reactions Between Sputtered Copper Thin Film and Low Dielectric Constant Materials”
    成功大學博士論文, 2003

    [12] Masayuki Tanaka, Shigehiko Saida, Tadashi Iijima , Yoshitaka Tsunashima
    “Low-k SIN Film for Cu Interconnects Integration Fabricated by Ultra Low Temperature Thermal CVD”
    Shinsugita, Isogo, Yokohama, Kanagawa, 1999

    [13] D. Ang, C. C. Wong, R. V. Ramaujan.
    “The effect of aspect ratio scaling on hydrostatic stress in passivated interconnects. “
    Thin Soild Films, 515, pp.3246-52, 2006

    [14] A. Roy, C. M. Tan, R. Kumar, X. T. Chen.
    “Effect of test condition and stress free temperature on the electromigration failure of Cu dual damascene submicron interconnect line-via test structures.”
    Microelectron Reliab, 45, pp.1443-8., 2005

    [15] A. Mathewson, J. F. Rohan, in: D. Tsoukalas, C. Tsamis, “Simulation of Semiconductor Processes and Devices”
    Springer, pp.364-7., 2001

    [16] Y. B. Park, I. S. Jeon.
    “Mechanical stress evolution in metal interconnects for various line aspect ratios and passivation dielectrics. “
    Microeletron Eng, 69, pp.26-36, 2003

    [17] J. Zhang, M. O. Bloomfield, J. Q. Lu, R. J. Gutmann, T. S. Cale.
    “Thermal stresses in 3D IC inter-wafer interconnects.”
    Microelectron Eng, 82, pp.534-47, 2005

    [18] H. Okabayashi.
    “Stress-induced void formation in metallization for integrated circuits. “
    Mater Sci Eng R, 11, pp.191-241, 1993

    [19] Yue jin Hou and Cher Ming Tan
    “Stress-induced voiding study in integrated circuit interconnects”
    Semicond. Sci. Technol. 23, pp.9, 2008

    [20] J. Klema, R. Pyle, and E. Domangue,
    IEEE Proc. Int. Reliab. Phys. Symp. 22. 1, 1984

    [21] Ping Xu, Kegang Huang, Anjana Patel, Sudha Rathi, Betty Tang, John Ferguson, Judy Huang and Chris Ngai
    “BLOK- A LOW-K Dielectric Barrier Etch Stop Film for Copper Damascene Applications”
    IEEE ., 1999

    [22] http://accuratus.com/silicar.html
    ©2002 Accuratus

    [23] Guangjie Yuan, Leng Chen
    “Finite element simulation of hydrostatic stress in 100nm thick copper interconnects”

    [24] Guotao Wang, Dongwen Gan, Steven Groothuis ,Paul S. Ho
    “Investigation of Residual Stress in Wafer Level Interconnect Structures Induced by Wafer Processing”
    IEEE Electronic Components and Technology Conference, 2006

    [25] S. H. Rhee, Y. Du, P. S. Ho.
    “Thermal stress characteristics of Cu/oxide and Cu/low-k submicron interconnect structure. “
    J Appl. Phys, 93, pp.3926-33, 2003

    [26] Y. L. Shen, Y. L. Guo, C. A. Minor
    “Voiding induced stress redistribution and its reliability implications in metal interconnects”
    Acta mater. 48, pp.1667–1678, 2000

    [27] Jong-Min Paik, Hyun Park, and Young-Chang Joo
    “Stress and Stress Voiding in Cu/Low -k Interconnects”
    Journal of semiconductor technology and science, vol.3, No.3, 2003

    [28] S. Orain, A. Fuchsmann, V. Fiori, X. Federspiel
    “Reliability issues in Cu/low-k structures regarding the initiation of stress-voiding or crack failure”
    Microelectronic Engineering , No.83, pp.2402–2406, 2006

    [29] J. Curry, G. Fitzgibbon, Y. Guan, R. MuolIo, G. Nelson, and A. Thomas,
    2nd Annual International Reliability Symposium IEEE, New York, pp.6, 1984

    [30] 吳文發,秦玉龍
    “電遷移效應對銅導線可靠度之影響”
    NDL奈米通訊,第六卷第一期

    [31] © University of Cambridge
    http://www.doitpoms.ac.uk/tlplib/electromigration/flux_2.php

    [32] 政治大學科技管理研究所©創新科技網
    http://www.hightech.url.tw/index.php?option=com_content&view=article&id=118:2010-06-13-13-43-26&catid=1:2010-05-01-15-47-19&Itemid=13

    [33] 吳世全
    "銅金屬導線之發展與研製評估"
    國家奈米元件實驗室, 第五卷第三期

    [34] 劉柏村、張鼎張
    “低介電常數材料應用於導體連線製程技術的探討”
    國家奈米元件實驗室,奈米通訊第九卷第二期

    [35] 菊地正典
    半導體製造裝置”
    2008 , 世茂圖書

    無法下載圖示 校內：2016-07-27公開
    校外：不公開
    電子論文尚未授權公開，紙本請查館藏目錄
    QR CODE