消費性電子產品不斷的在輕薄短小攜帶便利及功能性需求前提下，電子元件從晶圓的設計到製作，以及後續的封裝製程，就格外顯得特別重要。

本研究針對在先進的半導體晶圓製程上，鋁墊下的空間被充分的利用而發展之 CUP (Circuit Under Pad) 結構，探討鋁墊下電路型晶片於銲線製程中因鋁墊龜裂所衍生之良率不佳問題，利用田口實驗計劃法，針對製程參數來求得參數最佳化研究，希望透過參數最佳化及驗證分析，使得鋁墊下電路型晶片之鋁墊龜裂問題能予以改善。

由最佳化參數驗證在CUP 結構的晶片，其金線(2N與4N)與鋁墊厚度在10000 Å (1.0 μm)以上，銲線良率與推球、拉力值皆達到規格，且其鋁墊皆無有受損情形；反之在銅線的最佳化參數驗證部份，須各別依其特性去設計DOE來量身訂作適合的參數，以降低因線材特性造成鋁墊受損風險，其銅線的製程參數是極小的作業參數範圍，甚至是沒有作業範圍，故銅線在CUP 結構晶片之實際應用上，仍需進ㄧ步研究。

With the trend of consumer electronics pushing toward thin﹐light﹐small﹐mobile and high performance﹐the manufacturing of semiconductors from IC design﹐wafer fabrication and device assembly is important.

In the advanced wafer process﹐the space under the bonding pad is used in full so that the idea of CUP (Circuit under Pad) structure is developed. CUP wafers tend to have low yields due to the pad crack during the process of wire bonding. In this study﹐Taguchi DOE method is used to find out the optimal parameter for yield improvement. The pad crack problem of CUP wafer is prevented by bonding with the optimal parameters.

Under the optimal parameters of CUP wafer bonding﹐for pad
thickness over 10000Å (1.0 µm)﹐both Au wires of 2N and 4N result in good yield as the bond pull & ball shear tests met the specification and no pad damage observed. However﹐for Cu wires﹐the process window is very narrow. In other words﹐bonding with Au wire can be optimized﹐but for Cu wires﹐ further investigation is required for CUP wafers.

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