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研究生： 簡彰宏
Chien, Chang-Hung
論文名稱： 應用於3到6GHz超寬頻系統的低雜訊放大器之研製
Design and Implementation of Low Noise Amplifier for 3 to 6 GHz UWB Application
指導教授： 王永和
Wang, Yeong-Her
學位類別： 碩士
Master
系所名稱： 電機資訊學院 - 微電子工程研究所
Institute of Microelectronics
論文出版年： 2006
畢業學年度： 94
語文別： 中文
論文頁數： 101
中文關鍵詞： 雜訊指數 、低雜訊放大器
外文關鍵詞： Noise Figure(NF), Low-Noise-Amplifier(LNA)
相關次數： 點閱：76  下載：4 
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    • 本論文主要以 TSMC 0.18 1P6M CMOS製程研製4～6 GHz、3～6 GHz、和3～7 GHz三個頻段之寬頻低雜訊放大器。三個晶片模擬的雜訊指數值皆小於5 dB ，模擬之S11或S22亦皆介於-5～-15 dB。而三顆晶片主要的特色是使用較少的元件數目去實現低雜訊放大器的功能，並且不用傳統的RLC回授方式或是冗長的電感、電容串並聯來達到寬頻的功能。

    The thesis uses TSMC 0.18 1P6M CMOS process to design and implement the “ four to six GHz LNA ”, “ three to six GHz LNA ”, and “ three to seven GHz LNA. ” The simulate results for Noise Figure（NF）of the three chips are all lower than 5 dB, and S11 or S22 are between -5 and -15 dB. On the other hand, I try my best to decrease the device number of three chips. Three chips don’t have traditional RLC feedback or use long LC series and parallel circuits to increase the bandwidth.

    目錄 第一章 緒論 1.1 簡介------------------------------------------------ 01 1.2 CMOS RF趨勢-----------------------------------01 1.3 研究動機--------------------------------------------02 1.4 章節介紹-------------------------------------------02 第二章 接收端系統架構及電路設計觀念 2.1 簡介------------------------------------------------- 03 2.2 接收端系統架構------------------------------- 03 2.2.1 超外差式接收器-------------------------------03 2.2.2 直接降頻接收器-------------------------------05 2.2.3 雙降頻式超外差接收機----------------------09 2.3 電路設計觀念----------------------------------10 2.3.1 雜訊---------------------------------------------10 2.3.2 功率增益---------------------------------------14 2.3.3 1dB 壓縮點-----------------------------------16 2.3.4 三階交會點-----------------------------------16 第三章 串接架構之寬頻低雜訊放大器設計與研製 3.1 簡介---------------------------------------------- 18 3.2 TSMC 0.18μm 1P6M CMOS製程元件簡--18 3.2.1 NMOS 電晶體----------------------------------- 18 3.2.2 MIM 電容-------------------------------------- 19 3.2.3 螺旋式電感----------------------------------- 19 3.2.4 Bond-Wire 和 Pad-------------------------- 20 3.3 CMOS低雜訊放大器雜訊模型------------- 20 3.3.1 閃爍雜訊-----------------------------------20 3.3.2 通道熱雜訊-----------------------------------21 3.3.3 分佈閘極電阻雜訊--------------------------21 3.3.4 感應閘極電流雜訊------------------------21 3.3.5 突波雜訊---------------------------------23 3.4 雜訊在MOSFET電路來源與模型------------23 3.4.1 MOSFET雜訊來源-----------------------------23 3.4.2 雜訊在MOSFET輸出端電路中的表示-----25 3.4.3 雜訊於輸入端電路中的表示和電路雜訊指數的推導-26 3.5 MOSFET低雜訊放大器設計的基本觀念-30 3.5.1 輸入端的阻抗匹配-----------------------------30 3.5.2 共源極低雜訊放大器之輸入端基本理論探討-31 3.5.3 疊接式共源極低雜訊放大器之雜訊探討---35 3.5.4 共閘極低雜訊放大器基本雜訊理論探討----35 3.6 4至6 GHz寬頻低雜訊放大器設計實例--37 3.6.1 電路架構簡介----------------------------------37 3.6.2 電路設計、研究動機------------------------38 3.6.3 電路模擬結果---------------------------------38 3.6.4 佈局平面圖------------------------------------48 3.7 3至6 GHz寬頻低雜訊放大器設計實例--49 3.7.1 電路架構簡介----------------------------------49 3.7.2 電路模擬結果---------------------------------49 3.7.3 晶片佈局圖和晶片相關照相圖-------------56 3.7.4 晶片量測結果分析與討論--------------------61 第四章 3至7 GHz寬頻低雜訊放大器設計與研製 4.1 相關研究發展現況------------------------------63 4.2 本電路設計、研究動機---------------------64 4.3 架構簡介------------------------------------65 4.4 設計流程------------------------------------66 4.5 模擬結果------------------------------------66 4.6 預計規格列表--------------------------------79 4.7 佈局平面圖------------------------------------80 4.8 測試示意圖------------------------------------81 4.9 晶片測試電路佈局圖與量測相關圖片-------81 4.10 結果討論--------------------------------------83 第五章 結論 5.1 結論----------------------------------------------- 84 參考文獻 作者簡介 表目錄 表2-1 雜訊功率和頻寬的關係---------------------------------------------13 表3-1 各種變化情況的模擬結果------------------------------------------45 表3-2 本次模擬結果與相關文獻結果作一整理------------------------46 表 3-3 預計規格表---------------------------------------------------------------47 表4-1 本次模擬結果與相關文獻結果作一整理------------------------64 表4-2 本次研究各種變化情況的模擬結果之整理---------------------78 表4-3 本次研究之預計規格列表------------------------------------------79 圖目錄 圖 2-1 一般射頻（RF）系統簡化圖（a）傳輸器（transmitter）--------------03 圖 2-1 一般射頻（RF）系統簡化圖（b）接收器（receiver）--------------03 圖 2-2 （a）超外差式接收器之基本架構圖---------------------------------04 圖2-2 （b）超外差接收機基本概念圖--------------------------------------04 圖2-3 直接降頻接收機基本架構圖-----------------------------------------06 圖 2-4 本身訊號耦合現象（a）本地振盪信號輸入耦合現象------------07 圖 2-4 本身訊號耦合現象（b）射頻端強大訊號干擾輸入耦合現象--07 圖2-5 偶次項諧波干擾示意簡圖--------------------------------------------08 圖2-6 雙降頻式超外差接收機簡單架構示意圖--------------------------09 圖2-7 雜訊來源示意圖--------------------------------------------------------10 圖2-8 雙埠微波放大器模型示意圖-----------------------------------------11 圖2-9 放大器雜訊指數簡單示意圖-----------------------------------------12 圖2-10 串接系統雜訊考慮簡圖----------------------------------------------13 圖2-11 射頻微波放大器簡單示意圖----------------------------------------15 圖 2-12 1dB壓縮點關係圖-----------------------------------------------------16 圖 2-13 （a）非線性系統的三階交互調變示意圖---------------------------17 圖 2-13 （b）三階交互調變失真和三階交會點示意圖---------------------17 圖 3-1 一般射頻（RF）接收器（receiver）系統簡化圖------------------18 圖 3-2 臺積電0.18μm 1P6M CMOS製程中NMOS電晶體佈局圖及等效電路模型-19 圖 3-3 臺積電1P6M 0.18μm 製程之MIM 電容佈局示意圖及等效電路模型--19 圖 3-4 臺積電1P6M 0.18μm 製程之螺旋式電感佈局圖及等效電路模型-------20 圖3-5 Bond-Wire 和 Pad的等效電路模型-------------------------------20 圖3-6 感應閘極雜訊電流示意圖及其等效雜訊電流源-----------------22 圖 3-7 MOSFET雜訊簡單示意圖--------------------------------------------24 圖 3-8 （a）一個簡單源極接地的MOSFET電路圖------------------------25 圖 3-8 （b）源極接地的MOSFET電路簡單的雜訊等效示意圖----------25 圖 3-8 （c）源極接地的MOSFET電路簡單的雜訊等效示意圖---------26 圖 3-9 （a）雜訊在電路輸出入端簡單示意圖-------------------------------26 圖 3-9 （b）加入訊號源於電路中輸出入端簡單示意圖-------------------28 圖 3-9 （c）雜訊指數在串接方式下的系統簡單示意圖-------------------30 圖 3-10 源極端接地、由閘極端輸入且並接電阻----------------------------30 圖 3-11 閘極端接地、由源極端輸入-------------------------------------------31 圖 3-12 源極端串接電感後接地、由閘極端輸入----------------------------31 圖 3-13 （a）源極端串接電感後接地、由閘極端輸入------------------------32 圖 3-13 （b）小訊號等效模型----------------------------------------------------32 圖 3-13 （c）完整的雜訊等效小訊號模型-------------------------------------32 圖 3-14 （a）疊接式共源極低雜訊放大器-------------------------------------35 圖 3-14 （b）輸入端部分----------------------------------------------------------35 圖 3-14 （c）輸出端部分----------------------------------------------------------35 圖 3-15 共閘極低雜訊放大器類型簡單示意圖------------------------------37 圖3-16 電路架構簡單示意圖--------------------------------------------------37 圖 3-17 （a）0~30 GHz之間的穩定度-----------------------------------------38 圖 3-17 （b）0~30 GHz之間的穩定度-----------------------------------------39 圖 3-17 （c）2~10 GHz之間的穩定度放大圖---------------------------------39 圖 3-18 （a）4 ~ 6 GHz NF(noise figure)＜2.854dB--------------------------40 圖 3-18 （b）2.537~8.317 GHz NF(noise figure)＜5dB ----------------------40 圖 3-19 （a）4 ~ 6 GHz S21在19.75 dB ±1.325dB以內-----------------40 圖 3-19 （b）2.5 ~ 8.4 GHz S21 ＞ 10dB -----------------------------------40 圖 3-20 （a）4 ~ 6 GHz S11 ＜ -13.498 dB------------------------------------41 圖 3-20 （b）2 ~ 10 GHz 之Smith匹配圖-------------------------------------41 圖 3-21 （a）4 ~ 6 GHz S22 ＜ –16.024 dB-----------------------------------41 圖 3-21 （b）2 ~ 10 GHz 之Smith匹配圖------------------------------------41 圖 3-22 4 ~ 6 GHz S12 ＜ –37.45 dB-------------------------------------42 圖 3-23 （a）4 GHz時IIP3為-4.267 dBm；OIP3為16.788 dBm------42 圖 3-23 （b）5 GHz時IIP3為-0.723 dBm ；OIP3為19.341 dBm ------42 圖 3-23 （c）6 GHz時IIP3為-2.192 dBm ；OIP3為16.320 dBm ------42 圖 3-24 （a）6 GHz時輸入P1dB為-10.360 dBm而輸出P1dB為7.134 dBm---43 圖 3-24 （b）5 GHz時輸入P1dB為-12.330 dBm而輸出P1dB為6.730 dBm ---43 圖 3-24 （c）4 GHz時輸入P1dB為-14.560 dBm而輸出P1dB為5.515 dBm ---44 圖 3-25 晶片佈局平面圖--------------------------------------------------------48 圖 3-26 電路架構簡單示意圖--------------------------------------------------49 圖 3-27 （a）0~20 GHz之間的穩定度----------------------------------------50 圖 3-27 （b）0~20 GHz之間的穩定度----------------------------------------50 圖 3-27 （c）2~7 GHz之間的穩定度放大圖--------------------------------51 圖 3-28 3 ~ 6 GHz NF(noise figure)＜3.027 dB-------------------------51 圖 3-29 （a）3 ~ 6 GHz S11 ＜ -8.140 dB---------------------------------52 圖 3-29 （b）3 ~ 6 GHz 之Smith匹配圖------------------------------------52 圖 3-30 （a）3 ~ 6 GHz S22 ＜ –5.928 dB-----------------------------------52 圖 3-30 （b）3 ~ 6 GHz 之Smith匹配圖-----------------------------------52 圖 3-31 3 ~ 6 GHz S21 ＞ 12.09 dB-------------------------------------53 圖3-32 3 ~ 6 GHz S12 ＜ –33.03 dB---------------------------------53 圖 3-33 （a）2.0 GHz時IIP3為-11.651 dBm；OIP3為12.194 dBm-----54 圖 3-33 （b）4.5 GHz時IIP3為-3.777 dBm ；OIP3為13.021 dBm ----54 圖 3-33 （c）7.0 GHz時IIP3為6.397 dBm；OIP3為18.471 dBm -------54 圖 3-34 （a）2 GHz時輸入P1dB為-14.550 dBm而輸出P1dB為3.752 dBm--54 圖 3-34 （b）4.5 GHz時輸入P1dB為-7.35 dBm而輸出P1dB為4.958 dBm --55 圖 3-34 （c）7 GHz時輸入P1dB為-1.60 dBm而輸出P1dB為6.335 dBm --55 圖3-35 晶片佈局圖----------------------------------------------------------56 圖3-36 晶片空照圖----------------------------------------------------------56 圖3-37 晶片鎊金線至電路板之圖片-------------------------------------57 圖3-38 晶片量測電路板佈局圖-------------------------------------------57 圖3-39 晶片量測電路板照片----------------------------------------------58 圖3-40 量測系統圖----------------------------------------------------------58 圖 3-41 （a）S11量測結果圖--------------------------------------------------59 圖3-41 （b）S22量測結果圖--------------------------------------------------59 圖3-41 （c）S21量測結果圖--------------------------------------------------60 圖3-41 （d）S12量測結果圖--------------------------------------------------60 圖3-42 電路說明示意圖-------------------------------------------------------61 圖 3-43 晶片佈局「走線交錯」說明示意圖----------------------------------61 圖 3-44 晶片佈局「走線過長」說明示意圖-----------------------------------62 圖 4-0 一般射頻（RF）接收器（receiver）系統簡化圖------------------63 圖 4-1 電路架構簡單示意圖---------------------------------------------------66 圖 4-2 晶片的模擬電路架構圖-----------------------------------------------67 圖 4-3 （a）0~30GHz之間的穩定度------------------------------------------67 圖 4-3 （b）0~30GHz之間的穩定度-------------------------------------------68 圖 4-3 （c）2~10GHz之間的穩定度放大圖----------------------------------68 圖 4-3 （d）第一級的0~30GHz之間穩定度模擬結果----------------------69 圖 4-3 （e）二極間的0~30GHz之間穩定度模擬結果----------------------70 圖 4-3 （f）第二級的0~30GHz之間穩定度模擬結果----------------------71 圖 4-4 （a）3 ~ 7 GHz NF(noise figure)＜3.906 dB--------------------------72 圖 4-4 （b）3.926~7.231 GHz NF(noise figure)＜3.001 dB ----------------72 圖 4-5 （a）3 ~ 7 GHz S21 在20.371 dB ± 1.144 dB以內--------------73 圖 4-5 （b）2.0 ~ 8.929 GHz S21 ＞ 10dB --------------------------------73 圖 4-6 （a）3 ~ 7 GHz S11 ＜ -9.389 dB--------------------------------------73 圖 4-6 （b）2 ~ 10 GHz 之Smith匹配圖------------------------------------73 圖 4-7 （a）3 ~ 7 GHz S22 ＜ –10.690 dB-----------------------------------74 圖 4-7 （b）2 ~ 10 GHz 之Smith匹配圖--------------------------------------74 圖 4-8 3 ~ 7 GHz S12 ＜ –33.108 dB----------------------------------------74 圖 4-9 （a）3 GHz時IIP3為-9.446 dBm；OIP3為11.483 dBm------------75 圖 4-9 （b）5 GHz時IIP3為-2.029 dBm；OIP3為18.543 dBm -----------75 圖 4-9 （c）7 GHz時IIP3為-9.127 dBm；OIP3為10.134 dBm -----------75 圖 4-10 （a）7GHz時輸入P1dB為-12.290 dBm而輸出P1dB為3.404 dBm-76 圖 4-10 （b）5GHz時輸入P1dB為-10.90 dBm而輸出P1dB為4.422 dBm -76 圖 4-10 （c）3GHz時輸入P1dB為-14.24 dBm而輸出P1dB為2.928 dBm -77 圖4-11 晶片佈局平面圖------------------------------------------------------80 圖 4-12 「3至7 GHz寬頻低雜訊放大器」晶片的量測簡單示意圖---81 圖4-13 量測晶片的電路佈局圖---------------------------------------------81 圖 4-14 晶片空照圖---------------------------------------------------------------82 圖 4-15 晶片量測電路板照片--------------------------------------------------82

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    下載圖示 校內：2021-08-22公開
    校外：2021-08-22公開
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