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研究生：	劉益輝 Liou, Yi-Huei
論文名稱：	MP3編碼器與AES加解密演算法之硬體實現 Hardware Implementation of MP3 Encoder and AES Algorithm
指導教授：	廖德祿 Liao, Teh-Lu
學位類別：	碩士 Master
系所名稱：	工學院 - 工程科學系 Department of Engineering Science
論文出版年：	2004
畢業學年度：	92
語文別：	中文
論文頁數：	78
中文關鍵詞：	音訊編碼、加密
外文關鍵詞：	encryption, audio encoding
相關次數：	點閱：47 下載：4
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　　此篇論文著重於MP3編碼器與AES加解密標準的研究與硬體實現，我們首先討論有關MP3 語音編碼與AES加密理論，接著各自介紹其演算法，最後，我們將展示MP3編碼器與AES加解密系統的實驗結果。
　　MPEG-1 語音標準提供了三個層次的編碼，分別為Layer1、Layer2與Layer3，其中第三層最複雜但提供了最高品質的數位音質。MP3目前已經廣泛的運用在網路傳輸與無線通訊上。在此篇論文中，我們使用了許多簡化的演算法以改善MP3編碼器的效率，接著我們使用TI TMS320C6701 EVM的DSP發展板來實現MP3編碼器。
　　AES是美國聯邦資訊處理標準(FIPS)所認可的加密演算法，國家標準及技術協會(NIST)選定了由來自比利時的密碼學專家Joan Daemen 和Vincent Rijmen所提出的Rijidael演算法為AES演算法。AES為對稱型的加密系統，提供了三種金鑰長度:128、192與256位元，且處理的資訊區塊大小為128位元。對於商業活動與政府部門，AES演算法可以適用且實現以用來保護機密的資訊。我們首先在Xilinx ISE5.2i的發展環境下撰寫Verilog硬體描述語言以模擬此電路。Xilinx ISE提供了整合式的ModelSim模擬器。在此篇論文中，我們使用Xilinx Spartan2E XCV 300E FPGA板實現AES加密模組與解密模組與功能驗証。

　　This thesis will focus on both the study and hardware implementation of MP3 (MPEG-1 Layer3) encoder and AES (Advanced Encryption Standard), respectively. We first discuss the theory about the MP3 audio encoding and AES cryptography, and then investigate their algorithm. Finally, we show the experimental results of MP3 encoder and AES system.
　　MPEG-1 audio standard provides three layers: layer1, layer2 and layer3. Layer 3 has the most complexity but provides a method for the compression of most high-quality digital audio. Now MP3 has been widely used in internet transmission and wireless superiority communication. In this thesis, we use many simplification algorithms to improve the efficiency of the MP3 encoder, and then we implement the MP3 encoder on the TI TMS320C6701 EVM DSP development board.
　　The AES is a US Federal Information Processing Standards (FIPS)-approved cryptographic algorithm. National Institute of Standards and Technology (NIST) has selected Rijidael as the proposed AES algorithm that was submitted by the Belgian cryptologists Joan Daemen and Vincent Rijmen. It is the symmetric cryptosystem, specifies the three key sizes : 128, 192 and 256 bits and process data block of 128 bits. Commercial or government organizations can adapt and implement AES algorithm to protect their sensitive information. We first drive Verilog HDL code in Xilinx ISE5.2i environment to describe these circuits. Xilinx ISE provides integration with ModelSim simulator. In this thesis, the AES encryptor and decryptor are implemented and functionally verified by Xilinx Spartan2E XCV 300E FPGA board.

第一章 簡介	                                             1
　1.1歷史背景與概述	                                   1 
　1.2論文組織	                                      2
第二章 MPEG-1 Layer3 編碼原理	                           3
　2.1濾波器排(Filter Bank)	                              4
　　2.1.1分析端子頻帶濾波器	                         4
　　2.1.2改良型離散餘弦轉換(MDCT)	                 7
　　2.1.3子頻帶濾波器所產生的疊加干擾	           10
　2.2生理聽覺模型	                                   12
　　2.2.1生理聽覺理論	                           12
　　　2.2.1.1靜音門檻曲線(Threshold in Quiet)   	   12
　　　2.2.1.2頻域遮蔽效應(Frequency Masking)          13
　　　2.2.1.3時域遮蔽效應(Temporal Masking)	   14
　　2.2.2第二生理聽覺模型	                         14
　2.3 MP3位元流格式	                                    17
　　2.3.1檔頭區(Header)	                              17
　　2.3.2附屬資料(Side Information)	             18
　　2.3.3顆粒資訊(Granule Information)	             19
　　2.3.4主要資料(Main Data)	                     22
　2.4位元分配(Bit Allocation)	                     23
　　2.4.1內部/位元率 控制迴圈	                        24
　　　2.4.1.1非均勻量化(Non-uniform quantization)	    25
　　　2.4.1.2 Huffman編碼	                       26
　　2.4.2外部/誤差 控制迴圈	                         27
　　　2.4.2.1量化誤差	                             29
　　　2.4.2.2預先放大機制(Preemphasis)	           30
　　　2.4.2.3比例因子(Scalefactors)編碼	           30
第三章 AES演算法	                                   32
　3.1定義	                                       32
　　3.1.1字彙與縮寫	                            32
　　3.1.2參數、符號與函式	                         33
　3.2 AES的數學背景	                                    34
　　3.2.1 GF(28)的定義	                              34
　　3.2.2 State二維陣列	                             35
　　3.2.3加法	                                       37
　　3.2.4乘法	                                       37
　　　3.2.4.1 xtime函式	                       38
　　　3.2.4.2字組的乘法	                            40
　3.3 AES演算法描述	                                    41
　　3.3.1加密區塊(Cipher)	                             42
　　　3.3.1.1 SubBytes函式轉換	                     43
　　　3.3.1.2 ShiftRows函式轉換	                     46
　　　3.3.1.3 MixColumns函式轉換	                     46
　　　3.3.1.4 AddRoundKey函式轉換	             47
　　3.3.2金鑰擴展(Key Expansion)	                     48
　　　3.3.3解密區塊(Inverse Cipher)	                     49
　　　3.3.4 Equivalent Inverse Cipher	                 51
第四章 硬體設計與實現	                               53
　4.1 MP3編碼器	                                      53
　　4.1.1子頻帶濾波器的化簡	                        54
　　4.1.2 MDCT轉換的化簡	                            57
　　4.1.3零階二元搜尋法	                          59
　　4.1.4執行結果	                                     61 　
　4.2 AES加解密系統	                                    63
　　4.2.1以Matlab設計AES加解密系統	                 63
　　4.2.2在FPGA上設計AES加解密系統	                65
　　　4.2.2.1 AES模組(Top Module)	               66
　　　4.2.2.2金鑰擴展(Key Expansion)的設計	          67
　　　4.2.2.3加密區塊(Cipher)的設計	                  71
　　　4.2.2.4解密區塊(Equivalent Inverse Cipher)的設計72 
　　　4.2.2.5 FPGA平台驗証結果	                   73
第五章 結論與未來工作	                               75
　5.1結論	                                       75
　5.2 未來工作	                                     76
            
參考文獻	                                             77
                                    

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校內：2007-07-07公開
校外：2007-07-07公開

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